這是針對T大電子所電腦輔助IC設計課程的筆記。
聽說使用的是從CIC搬過來的課程，採用Candence的NCVerilog做為Compiler。
為什麼會開始寫，因為老闆說，不懂得表達清楚你的思維，就代表你並不夠瞭解。
對我這種以前幾乎算是完全沒碰過Verilog的人，語法的熟悉度實在是一大問題。
重要的是，在寫作上常常有很多錯誤的觀念，導致可能產生無法合成的內容。
例如，以前在寫C的時候，
是不會去想像會有甚麼硬體產生的。
更不會去考慮，關於時脈(Clock)的問題；
以及所謂Combinational Circuit與Sequential Circuit的差異。
除了語法上的些微不同，其實用法上才是應該注意的。
我還蠻喜歡這門課的，雖然它很操。Orz
不過可以學到很多實務操作層面的東西，也有許多軟體讓你熟悉。
# 課程幾次摘要如下─
第一堂課：Introduction
第二堂課：Verilog語法介紹 1~10章
第三堂課：Verilog語法介紹 11~17章
第三堂課：Behavior Modeling of Data Path and FSM
Behavior Debugging with SpringSoft Verdi (自學)
第四堂課：Testbench Writing
Synthesizable Coding
Design Guideline
第五堂課：Synthesis (1): Design Compiler
第六堂課：Synthesis (1): Design Compiler
第七堂課：DFT and ATPG (Tetramax)
第八堂課：Static Timing Analysis (PrimeTime)
第九堂課：Placement and Routing (SoC Encounter)
第十堂課：Placement and Routing (SoC Encounter)
第十一堂課：DRC, LVS, LPE (Calibre)
第十二堂課：Verification
第十三堂課：FPGA
後面都是Project的時間囉！^ ^a
看起來很雜嗎？其實也不然。
整門課的邏輯架構就是順著IC Design架構在進行的。
1~4堂課在講設計，5~6堂課在講合成，
7~8堂課在講測試與分析，9堂課以後則是在講不同的應用範圍。
